La balada de AM4: Cómo AMD estiró un zócalo de CPU de 28nm a 7nm

La balada de AM4: Cómo AMD estiró un zócalo de CPU de 28nm a 7nm
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Este sitio puede ganar comisiones de afiliaci√≥n de los enlaces en esta p√°gina. T√©rminos de Uso. La balada de AM4: C√≥mo AMD estir√≥ un z√≥calo de CPU de 28nm a 7nm 1Hasta ahora, nuestra cobertura de E3 se ha centrado en los dos anuncios principales que AMD realiz√≥ en torno a sus pr√≥ximos productos de CPU y GPU. Pero la compa√Ī√≠a tambi√©n dio algunas otras presentaciones interesantes, incluida una sobre la evoluci√≥n de Socket AM4.

Hay ciertas piezas de tecnolog√≠a que llaman m√°s la atenci√≥n que otras. Nadie parpadea en una inmersi√≥n profunda de 10 o 20 diapositivas en las arquitecturas de CPU y GPU, pero rara vez hablamos de sockets o dise√Īo de placa base, a pesar de que estos son fundamentos cr√≠ticos de los productos que utilizamos. Sin Socket AM4, una CPU RyzenSEEAMAZON_ET_135 Ver Amazon
Comercio ET Es solo arena cara. Y como AMD lo puso, hay una historia no contada de c√≥mo AM4 "se pas√≥ de un dado monol√≠tico con n√ļcleos de 4x28nm (Bristol Ridge) a chips de proceso mixto con 16 n√ļcleos".

A medida que la Ley de Moore se ha desacelerado, los fabricantes han recurrido a m√©todos alternativos para lograr las mejoras que desean ver de una generaci√≥n a la siguiente. En lugar de confiar en que los nodos rectos se reducen para mejorar el rendimiento, han recurrido al empaquetado como una forma de obtener nuevas ganancias. La familia Fury X GPU de AMD, que debut√≥ con el uso de HBM, es un ejemplo de c√≥mo un cambio de empaque puede reducir sustancialmente el consumo de energ√≠a (consumo de energ√≠a del subsistema de memoria en este caso) al mismo tiempo que proporciona ganancias significativas. El cambio a chiplets es una de las formas en que las compa√Ī√≠as est√°n resolviendo este problema, pero los chiplets a√ļn deben estar conectados entre s√≠ en un est√°ndar de socket com√ļn.

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AMD sent√≥ las bases de su enfoque de chiplet modular con la primera generaci√≥n de Ryzen. Si bien no ten√≠a un chip de E / S por separado, la idea de construir CPU en sus propios paquetes discretos y conectarlos a trav√©s de un tejido com√ļn era todav√≠a un paso hacia la mayor modularidad de los chiplets hoy.

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Un desaf√≠o importante para AMD es mantener la compatibilidad de los pines mientras se cambia de un troquel monol√≠tico de cuatro n√ļcleos construido en 28 nm a un plan de n√ļcleo mixto con 14 nm y 7 nm de silicio implementado en el mismo paquete. Tenga en cuenta que no hay forma de cambiar qu√© pines llevan qu√© datos. Se pueden realizar mejoras y mejoras en el socket, pero cambiar el dise√Īo del socket rompe la compatibilidad con versiones anteriores.

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AMD baj√≥ su golpe de golpe de 150um a 130um para 7nm Ryzen, a pesar de los desaf√≠os de hacerlo. En este momento solo hay dos proveedores que crean este tipo de soluciones. Para realizar el cambio de manera efectiva, AMD tuvo que hacer una transici√≥n para alejarse de los tradicionales golpes de soldadura sin plomo y adoptar lo que se conoce como pilares de cobre, con una tapa de soldadura sin plomo. Esto permite pasos de golpe marcadamente m√°s peque√Īos.

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El dado de 12 nm de E / S habr√≠a usado protuberancias de soldadura por defecto, pero los chips de 7 nm utilizan pilares de cobre para una densidad superior. La matriz de E / S tambi√©n ten√≠a que estar equipada con esta soluci√≥n para permitir una interfaz com√ļn. Tambi√©n se requirieron nuevos materiales e interfaces para PCI Express 4
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Enrutamiento: AMD optó por usar materiales de baja pérdida por primera vez y clasificó su propio trabajo en esta área como "Aceptando algunas apuestas que dieron sus frutos".

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El diagrama de enrutamiento para el chip subyacente. Puede ver los dos chiplets en la parte superior de la matriz y las trazas de cables que los conectan a la matriz de E / S. Los cuatro bloques rectangulares en cada CCX corresponden probablemente al caché L3.

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Estas mejoras son la primera fase para los dise√Īos de chiplets y chiplet. La adopci√≥n de chiplets sigue siendo un fen√≥meno muy nuevo en la industria de los semiconductores. Una raz√≥n por la que no los hemos visto m√°s utilizados a√ļn, por ejemplo, es que no hay una interfaz o est√°ndar com√ļn para el uso de los dise√Īos de chiplet. Aqu√≠ es donde AMD e Intel tienen una ventaja: ambas compa√Ī√≠as tienen experiencia en la creaci√≥n de tejidos para conectar componentes y amplias carteras de IP para proporcionar los bloques de funciones necesarios. Comenzaremos a ver que m√°s compa√Ī√≠as experimentan con estos m√©todos a medida que pasa el tiempo y surgen nuevos est√°ndares. A largo plazo, te√≥ricamente se podr√≠an usar chiplets para adjuntar diferentes bloques de IP, cada uno construido con diferentes materiales o en diferentes nodos de proceso.

En este caso, los chiplets de AMD se basan en 7nm, el conjunto de chips se basa en 14nm y la secci√≥n del troquel de E / S que realmente maneja el uso de E / S de 12 nm, que en realidad es un 14nm optimizado con reglas de dise√Īo y bibliotecas modificadas. (Por lo general, AMD ha dicho que los chiplets son 7nm y I / O es 14nm, pero la compa√Ī√≠a nos dio un poco de profundidad adicional en sus inmersiones profundas del E3).

AMD no dijo nada sobre la vida √ļtil proyectada de AM4 o si se mover√≠a a AM5 despu√©s de 2020. La compa√Ī√≠a reiter√≥ que tiene la intenci√≥n de respaldar la toma AM4 "hasta 2020", pero no dijo nada sobre sus planes a partir de entonces. Se habla de que los primeros m√≥dulos DDR5 estar√°n disponibles posiblemente para fines de 2019 o principios de 2020, lo que significa que 2021 podr√≠a ser f√°cilmente cuando veamos el primer conjunto de chips DDR5 convencional, y AMD podr√≠a elegir introducir Socket AM5 para capitalizar la necesidad de diferentes Dise√Īos de enrutamiento y circuitos para soportar la nueva DRAM. Esta es una conjetura, sin embargo, y la compa√Ī√≠a no ha hecho anuncios.

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